丹东干式变压器要求设计人员对VHDL 语

文章出处：http://dandong.lcfywz.com   责任编辑：丹东变压器厂   发布时间：2020-01-01    点击数：261

丹东干式变压器要求设计人员对VHDL 语

　　传统的波形丹东干式变压器多采用模拟分立元件实现，产生的波形种类要受到电路硬件的限制，体积大，灵活性和稳定性也相对较差。采用FPGA器件直接实现多种波形丹东干式变压器，配以相应的外围器件实现的波形丹东干式变压器具有设计简单、外围电路少、频率稳定性高、可靠性高、输出波形稳定、现场可编程等优点，因而在现代电子设计中，常常采用FPGA器件来实现多种波形丹东干式变压器，利用FPGA实现多种波形丹东干式变压器的方法也很多，但其设计方法均过于复杂，要求设计人员对VHDL 语言要相当熟悉，才能编写相应的程序。采用建立模型来实现多种波形丹东干式变压器，其设计简单，不需要编程，也能根据需要设计出相应的多波丹东干式变压器[1][2][4][6]。

　　利用Increment Decrement不断计数，丹东干式变压器根据计数找到查找表的地址取出里面的值，正弦的调用格式为Sin（【起始值：步进值：结束值】），该模块为一个输入为6位输出值为8位的正弦查找表模块。

　　由于产生的正弦波的值从0到255，我们可以使用一个比较器进行比较，根据比较值的大小产生占空比不同的方波，丹东干式变压器此处我们设置一个值为127的常数，当输出正弦波的值大于等于127的时候比较器的值为1，丹东干式变压器反之为0。比较器输出的值可以进行放大，比如放大127倍。这样即可生成方波。

　　同理利用比较器的性质跟Increment Decrement模块输出的值进行比较，丹东干式变压器当Increment Decrement模块输出的值小于等于127时比较器模块10为1，然后再与Increment模块相乘，相乘的结果为127到0；当 Increment Decrement模块输出的值大于127时比较器模块9为0，与Increment模块相乘，相乘的结果为0到127；以上两者进行相加后在经过一个值变化器，就可以产生的很好的波形。根据以上分析其建立的模型如图1所示[5]。

　　在Simulink中完成仿真验证后，就需要把设计转到硬件上加以实现。这是整个设计流程中为关键的一步，在这一步，可以获得针对特定FPGA芯片的VHDL代码。丹东干式变压器双击多波丹东干式变压器数学模型中的 SignalCompiler模块，然后再在弹出的对话框中分别点击“Convert MDL to VHDL”、丹东干式变压器“Synthesis”和“Quartus II”，这样就可以把多波丹东干式变压器的数学模型文件转换成特定的VHDL代码。